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Projet RTL (VHDL) basique

Posté par Florent - 10 Août 2016

Introduction

Dans ce tutoriel, nous allons créer un projet VHDL simple en utilisant l’éditeur de texte de Xilinx Vivado 2016.1.

Le design aura 4 entrées et 1 sortie de taille 1 bit. Les 2 premières entrées, que nous allons appeler A et B, seront connectée à un ET logique (AND) et les 2 autres, C et D, seront connectées à un OU logique (OR). Les sorties du ET et du OU logiques seront connectées à un autre ET logique. Ce projet est schématisé en Figure 1.

Post #4 - Schématique du projet

Figure 1 – Schématique du projet

Créer un projet VHDL

Démarrez Xilinx Vivado 2016.1 en mode graphique via l’invite de commande (comme expliqué dans le post 1) ou via l’icône du bureau. Dans la page d’accueil de Vivado, cliquez sur « Create New Project». Entrez ensuite le nom du projet ainsi que son emplacement.

Vivado - Créer un nouveau projet

Figure 2 – Créer un nouveau projet

Dans la fenêtre “Project Type”, cliquez sur “RTL project” et sélectionnez “Do not specify sources at this time”.

Vivado - Sélection du type de projet (RTL)

Figure 3 – Sélection du type de projet (RTL)

Sélectionnez le Kintex-7 xc7k70tfbg676-1 comme FPGA cible dans la fenêtre «Default Part».

Créer le fichier VHDL

Dans le Flow Navigator, cliquez sur “Add Sources” (alternativement vous pouvez cliquer sur “File > Add Sources”).

Bouton Add Sources de Vivado

Figure 4 – Bouton «Add Sources» de Vivado

Dans la première page de la fenêtre “Add Sources”, sélectionnez “Add or create design sources”.

Vivado - Add or create design sources

Figure 5 - Add or create design sources

Dans la page “Add or Create Design Sources”, cliquez sur le bouton + sur la gauche et cliquez sur “Create File” ou cliquez sur le bouton “Create File” situé en bas de la page.

Vivado - Créer un nouveau fichier source

Figure 6 – Créer un nouveau fichier source

Dans la fenêtre “Create Source File”, sélectionnez “VHDL” pour l’option “File type” et entrez le nom du fichier. Cliquez sur “OK” puis sur “Finish” dans la fenêtre “Add Sources”.

Créer un nouveau fichier VHDL dans Vivado

Figure 7 – Créer un nouveau fichier VHDL

Une fenêtre “Define Module” doit apparaitre. Elle permet de définir les ports de votre nouveau module. Un fichier VHDL pré-rempli sera alors créé. Remplissez la fenêtre telle que la Figure 8.

Fenêtre «Define Module» de vivado

Figure 8 – Fenêtre «Define Module»

Modifier le fichier VHDL

Dans la fenêtre “Sources” de la zone «Data Windows», le fichier VHDL que nous avons créé apparait sous “Design Sources”.  Double-cliquez sur le fichier pour l’ouvrir dans l’éditeur de texte.

Fenêtre  Sources de Vivado

Figure 9 - Fenêtre  Sources

Nous pouvons voir que Vivado a déjà créé la structure du fichier VHDL.

Structure du fichier VHDL créée par Vivado

Figure 10 – Structure du fichier VHDL créée par Vivado

Dans l’éditeur de texte, nous pouvons coder notre bloc.

Code VHDL du bloc du Post #4

Figure 11 – Code VHDL de notre bloc

Quand vous sauvegarder votre fichier, si il y a des erreurs de syntaxe, le fichier sera affiché sous “Syntax Error Files” dans la fenêtre “Sources” et les erreurs seront affichées dans la console de message.

Ouvrir le schématique du bloc RTL dans Vivado

Figure 12 - Syntax Error Files

Ouvrir le schématique du bloc RTL (VHDL)

Dans le “Flow Navigator”, sous “RTL Analysis”, si l’on étend “Elaborated Design” on peut cliquer sur “Schematic”.

uvrir le Schématique élaboré du design dans Vivado

Figure 13 – Ouvrir le Schématique élaboré du design

Cela permet d’afficher le schématique de notre bloc RTL. Ce schématique nous permet de vérifier que nous avons codé notre bloc correctement.

Vivado - Schématique élaboré du design

Figure 14 – Schématique élaboré du design

Vous pouvez télécharger le fichier VHDL utilisé pour ce tutoriel ici



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